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Methodology and Ecosystem for the Design of a Complex Network ASIC
Kapferer, Sven Uwe
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PDF
dissertation_kapferer_sven.pdf
- Veröffentlichte Version
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URL:
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https://ub-madoc.bib.uni-mannheim.de/32961
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URN:
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urn:nbn:de:bsz:180-madoc-329617
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Dokumenttyp:
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Dissertation
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Erscheinungsjahr:
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2012
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Ort der Veröffentlichung:
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Mannheim
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Verlag:
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Universität Mannheim
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Hochschule:
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Universität Mannheim
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Gutachter:
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Brüning, Ulrich
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Datum der mündl. Prüfung:
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14 Februar 2013
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Sprache der Veröffentlichung:
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Englisch
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Einrichtung:
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Fakultät für Wirtschaftsinformatik und Wirtschaftsmathematik > Rechnerarchitektur (Brüning 1996-2008)
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Fachgebiet:
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004 Informatik
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Fachklassifikation:
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CCS:
C.2.1,
B.4.3,
B.7.1,
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Normierte Schlagwörter (SWD):
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Verbindungsnetzwerk , Hardwareentwurf , VLSI
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Freie Schlagwörter (Englisch):
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Network Interface , High-Speed Interconnect , High Performance Computing , ASIC Design
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Abstract:
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Performance of HPC systems has risen steadily. While the 10 Petaflop/s barrier has been breached in the year 2011 the next large step into the exascale era is expected sometime between the years 2018 and 2020. The EXTOLL project will be an integral part in this venture. Originally designed as a research project on FPGA basis it will make the transition to an ASIC to improve its already excelling performance even further. This transition poses many challenges that will be presented in this thesis. Nowadays, it is not enough to look only at single components in a system. EXTOLL is part of complex ecosystem which must be optimized overall since everything is tightly interwoven and disregarding some aspects can cause the whole system either to work with limited performance or even to fail.
This thesis examines four different aspects in the design hierarchy and proposes efficient solutions or improvements for each of them. At first it takes a look at the design implementation and the differences between FPGA and ASIC design. It introduces a methodology to equip all on-chip memory with ECC logic automatically without the user’s input and in a transparent way so that the underlying code that uses the memory does not have to be changed. In the next step the floorplanning process is analyzed and an iterative solution is worked out based on physical and logical constraints of the EXTOLL design. Besides, a work flow for collaborative design is presented that allows multiple users to work on the design concurrently. The third part concentrates on the high-speed signal path from the chip to the connector and how it is affected by technological limitations. All constraints are analyzed and a package layout for the EXTOLL chip is proposed that is seen as the optimal solution. The last part develops a cost model for wafer and package level test and raises technological concerns that will affect the testing methodology. In order to run testing internally it proposes the development of a stand-alone test platform that is able to test packaged EXTOLL chips in every aspect.
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Übersetzung des Abstracts:
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Die Leistung von HPC Systemen hat sich kontinuierlich gesteigert. Im Jahr 2011 wurde die 10 Petaflop/s Grenze durchbrochen. Der nächste große Schritt in das Exascale Zeitalter wird nun für irgendwann zwischen den Jahren 2018 und 2020 erwartet. Das EXTOLL Projekt wird ein wesentlicher Bestandteil auf dem Weg dorthin sein. Ursprünglich für FPGA Technologie entwickelt wird im nächsten Schritt die Umsetzung als ASIC verwirklicht, um die schon jetzt ausgezeichnete Leistung noch weiter zu steigern. Dieser Wechsel birgt viele Herausforderungen, die in dieser Arbeit vorgestellt werden. Heutzutage genügt es nicht, nur die Einzelkomponenten eines Systems zu betrachten. EXTOLL ist ein Teil eines komplexen Ganzen und muss an allen Stellen optimiert werden, da alle Einzelteile eng miteinander verbunden sind. Die Vernachlässigung einzelner Aspekte kann dazu führen, dass das Gesamtsystem entweder nur mit begrenzter Leistung oder vielleicht sogar gar nicht funktioniert.
Diese Arbeit untersucht vier unterschiedliche Aspekte im Designablauf und stellt für jeden dieser Aspekte eine effiziente Lösung oder Verbesserung vor. Zuerst wird die Umsetzung des Designs betrachtet und die Unterschiede zwischen einem FPGA und einem ASIC Design. Es wird eine Methodik vorgestellt, um den Speicher auf dem Chip automatisch und ohne Zutun des Benutzers mit ECC Logik auszustatten und zwar so, dass der Code, der den Speicher benutzt, nicht geändert werden muss. Im nächsten Schritt wird der Ablauf des Floorplanning analysiert und eine iterative Lösung des Problems basierend auf den technischen und internen Randbedingungen herausgearbeitet. Außerdem wird ein Arbeitsablauf für gemeinschaftliches Arbeiten vorgestellt, der es mehreren Benutzern erlaubt, gleichzeitig am Design zu arbeiten. Der dritte Teil konzentriert sich auf den Hochgeschwindigkeitspfad vom Chip bis zum Stecker und welchen Einfluss die technologischen Einschränkungen auf ihn haben. Alle Bedingungen werden analysiert und ein Entwurf eines Package für den EXTOLL Chip wird aufgezeigt, der als bestmögliche Lösung angesehen wird. Im letzten Teil wird ein Kostenmodell für Tests auf dem Wafer und im Package entwickelt. Es werden technologische Bedenken geäußert, die Einfluss auf den Testablauf haben. Um Tests im Labor selbst durchführen zu können, wird die Entwicklung einer selbständigen Testplattform vorgeschlagen, die es erlaubt fertige EXTOLL Chips nach allen Gesichtspunkten zu testen.
(Deutsch)
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 | Das Dokument wird vom Publikationsserver der Universitätsbibliothek Mannheim bereitgestellt. |
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