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Development of the DAQ Front-end for the DSSC Detector at the European XFEL
Gerlach, Thomas
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URL:
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https://ub-madoc.bib.uni-mannheim.de/33346
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URN:
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urn:nbn:de:bsz:180-madoc-333461
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Document Type:
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Doctoral dissertation
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Year of publication:
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2013
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Place of publication:
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Mannheim
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University:
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Universität Mannheim
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Evaluator:
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Männer, Reinhard
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Date of oral examination:
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4 June 2013
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Publication language:
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English
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Institution:
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School of Business Informatics and Mathematics > Informatik V (Männer 1992-2008)
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Subject:
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004 Computer science, internet
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Subject headings (SWD):
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Photonen
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Keywords (English):
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XFEL , DSSC , 2d Megapixel Detector , DAQ , FPGA , Multilayer PCB
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Abstract:
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The European XFEL is an international photon science facility currently
under construction at DESY, Hamburg. Its unique characteristics will
open up new research opportunities for investigating tiny structures,
ultra-fast processes, and also matter under extreme conditions. The
research will allow invaluable insights for many scientific disciplines
like biology, medicine, and chemistry, but also for nano-technology,
astro-physics, and others. The DSSC detector is one of three 2d
megapixel detectors presently being developed for application at the
XFEL facility. A challange is the acquisition of the huge data amount
produced by the detector system. The total payload data rate is
estimated to be in the order of 67.2 Gb/s. This thesis presents the DAQ
front-end for the DSSC detector. A special focus is on the development
of the I/O Board, which represents the basic component of the lower DAQ
layer. The DSSC front-end DAQ system exploits the features of latest
technology in microelectronics and high-speed data transmission.
Organized as a two-staged hierarchical system, it comprises 20 readout
nodes in total, based on FPGA technology. The 16 slave nodes of the
first DAQ layer receive data from the detector front-end at an aggregate
link bandwidth of 89.6 Gb/s via 256 electrical links. The accumulated
data are then concentrated into four 3.125 Gb/s high-speed links per
node for transmission towards the four master nodes of the second DAQ
layer, the Patch Panel Transceivers. Custom-built firmware on the slave
node FPGAs implements the readout logic and concentrator mechanism for
the acquired detector data. It additionally comprises several controller
modules, which are responsible for operating critical detector
electronics. The test results and measurements show that the I/O Board
is able both to manage data acquisition at the required bandwith and
also to perform low-level controlling tasks as required for proper
detector operation.
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Translation of the title:
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Entwicklung des DAQ Frontends für den DSSC Detektor am Europäischen XFEL
(German)
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Translation of the abstract:
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Der Europäische XFEL ist eine internationale
Photonenforschungseinrichtung, welche derzeit am DESY in Hamburg
aufgebaut wird. Ihre einzigartigen Eigenschaften werden neue
Möglichkeiten zur Untersuchung kleinster Strukturen, ultraschneller
Prozesse und von Materie unter extremen Bedingungen eröffnen. Die
Forschung wird unschätzbare Erkenntisse in Wissenschaftszweigen wie
Biologie, Medizin und Chemie, aber auch Nanotechnologie, Astrophysik und
anderen liefern. Der DSSC Detektor ist einer von drei
2d-Megapixel-Detektoren, welche derzeit für die Anwendung am XFEL
entwickelt werden. Eine Herausforderung stellt das Erfassen der riesigen
Mengen an Detektordaten dar. Die geschätzte Nutzdatenrate des DSSC liegt
bei 67.2 Gb/s. Diese Arbeit stellt das DAQ-Frontend des DSSC-Systems
vor. Ein besonderes Augenmerk liegt auf der Entwicklung des I/O Boards,
welches das Basismodul der unteren DAQ-Ebene darstellt. Das DAQ-System
des DSSC nutzt modernste Technologien aus Mikroelektronik und
Hochgeschwindigkeits-Datenübertragung. Konzipiert als zweistufiges,
hierarchisches System, besteht es aus insgesamt 20 Auslesemodulen,
welche auf der FPGA-Technologie basieren. Die 16 Basismodule der ersten
DAQ-Ebene empfangen Daten vom Detektorfrontend über 256 elektronische
Kanäle mit einer gesamten Linkbandbreite von 89.6 Gb/s. Die gesammelten
Daten werden dann in vier 3.125 Gb/s Hochgeschwindigkeitsverbindungen
pro Modul zusammengeführt und an die vier Hauptmodule der zweiten
DAQ-Ebene, den Patch Panel Transceivern, übertragen. Speziell für die
Untermodule entwickelte FPGA-Firmware implementiert die Ausleselogik und
den Mechanismus zur Bündelung der gesammelten Daten. Zusätzliche
Kontrollereinheiten der Firmware sind verantwortlich für das Steuern
kritischer Detektorelektronik. Die Testergebnisse und Messungen zeigen,
dass das I/O Board sowohl die Datenerfassung bei gegebener Bandbreite
als auch die systemnahen Steueraufgaben, die zum korrekten Betrieb des
Detektors notwendig sind, in geeigneter Weise durchführt.
(German)
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 | Das Dokument wird vom Publikationsserver der Universitätsbibliothek Mannheim bereitgestellt. |
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