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FPGA-basiertes Template-Matching mit Distanztransformierten Bildern
Hezel, Stefan
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PDF
promotionStefanHezel.pdf
- Veröffentlichte Version
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URL:
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http://ub-madoc.bib.uni-mannheim.de/338
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URN:
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urn:nbn:de:bsz:180-madoc-3381
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Dokumenttyp:
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Dissertation
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Erscheinungsjahr:
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2004
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Titel einer Zeitschrift oder einer Reihe:
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None
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Verlag:
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Universität Mannheim
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Gutachter:
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Männer, Reinhard
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Datum der mündl. Prüfung:
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3 Mai 2004
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Sprache der Veröffentlichung:
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Deutsch
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Einrichtung:
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Fakultät für Wirtschaftsinformatik und Wirtschaftsmathematik > Informatik V (Männer 1992-2008)
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Fachgebiet:
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004 Informatik
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Normierte Schlagwörter (SWD):
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Template Matching , Bildverarbeitung , Field programmable gate array
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Freie Schlagwörter (Deutsch):
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Distanztransformation
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Freie Schlagwörter (Englisch):
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template matching, distance transform, image processing, field programmable gate array
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Abstract:
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Diese Arbeit befasst sich mit Implementierungen eines Template-Matching-Algorithmus basierend auf distanztransformierten Bildern (DT-Bildern) zur Erkennung von Verkehrszeichen mittels rekonfigurierbarer Prozessoren. Für die Anwendung ist eine Bildauflösung von 512*512 Punkten und ein Matching mit 36 kreisförmigen und dreieckigen Templates erforderlich. Sowohl die Berechnungen der DT-Bilder als auch des Template-Matchings sind zeitkritisch und können auf einem Standardprozessor nicht in Echtzeit ausgeführt werden. Daher wurde der Ansatz verfolgt, die Berechnungen durch den Einsatz eines FPGA-Koprozessors zu beschleunigen. Als Prototypplattform wurde das PCI-Board MPRACE ausgewählt, welches mit einem modernen Virtex-II XC2V3000-FPGA bestückt ist. Analysen der Algorithmen ergaben, dass diese gut parallelisierbar und mit FPGA-Technologie umsetzbar sind. Alle für die Implementierung entwickelten Module konnten nach dem Pipeline-Prinzip aufgebaut und insgesamt zu drei großen Pipelines zusammengefasst werden. Die ersten beiden Pipelines dienen der Erzeugung der DT-Bilder und benötigen 12 % der Ressourcen des FPGAs. Die dritte Pipeline setzt das Template-Matching um. Die zunächst auf naheliegende Weise hochgradig parallelisierte Implementierung für das Template-Matching erweist sich als sehr ressourcenaufwändig und limitiert die Anzahl der Templates auf 24. Die FPGA-Designs können mit einer Taktfrequenz von 66 MHz betrieben werden, und der gesamte Algorithmus kann damit problemlos in Echtzeit auf dem FPGA berechnet werden. Zur Reduzierung des FPGA-Ressourcenbedarfs für den parallelen Ansatz des Template-Matchings werden mehrere Optimierungsstrategien entwickelt. Der Ressourcenbedarf für das parallele Matching lässt sich hiermit um einen Faktor 3,5 reduzieren, sodass die Anforderung von 36 Templates bereits mit einem kleineren FPGA erfüllt werden kann.
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Übersetzter Titel:
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FPGA-based template matching using distance transforms
(Englisch)
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Übersetzung des Abstracts:
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This work presents various implementations of a template matching algorithm based on distance-transformed images (DT-images) for traffic sign recognition on reconfigurable processors. The application requires a resolution of 512*512 pixels and a matching of 36 circular and triangular templates. Producing the DT-images as well as performing the template matching are time-critical and cannot be carried out in real-time with a standard computer. In order to fulfill the computational demands of the algorithm the approach of this work was to accelerate the calculations by an FPGA-based coprocessor. As a prototype platform the PCI-board MPRACE has been selected which is equipped with a modern Virtex-II XC2V3000 FPGA. Studying the algorithms showed, that they are well suited for parallelization and realization with FPGA technology. All modules developed for the implementation, are built according to the pipeline principle and can be combined to three pipelines. Two of them generate the DT-images wherefore 12 % of the FPGA resources are utitlized. The third pipeline realizes the template matching. A straightforward implementation with a high degree of parallelization for the template matching leads to a very demanding design concerning the FPGA resources and limits the number of templates to 24. The FPGA designs run with a clock frequency of 66 MHz and the complete algorithm can easily be calculated in real-time on the FPGA. In order to reduce the resource requirements, several optimization strategies have been developed. For the parallel template matching a reduction of logic resources by a factor of 3.5 can be achieved with which the requirement of 36 templates can be fulfilled even by using a smaller FPGA.
(Englisch)
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Zusätzliche Informationen:
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 | Das Dokument wird vom Publikationsserver der Universitätsbibliothek Mannheim bereitgestellt. |
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