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Evaluation of an FPGA and PCI Bus based Readout Buffer for the Atlas Experiment
Müller, Matthias
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PDF
Dissertation_Matthias_Mueller.pdf
- Veröffentlichte Version
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URL:
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http://ub-madoc.bib.uni-mannheim.de/1070
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URN:
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urn:nbn:de:bsz:180-madoc-10701
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Dokumenttyp:
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Dissertation
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Erscheinungsjahr:
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2004
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Titel einer Zeitschrift oder einer Reihe:
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None
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Verlag:
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Universität Mannheim
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Gutachter:
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Männer, Reinhard
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Datum der mündl. Prüfung:
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14 Februar 2005
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Sprache der Veröffentlichung:
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Englisch
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Einrichtung:
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Fakultät für Wirtschaftsinformatik und Wirtschaftsmathematik > Informatik V (Männer 1992-2008)
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Fachgebiet:
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004 Informatik
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Normierte Schlagwörter (SWD):
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Field programmable gate array , PCI-Bus , Hochenergiephysik , Online-Datenerfassung
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Freie Schlagwörter (Deutsch):
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ATLAS , LHC , CERN
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Freie Schlagwörter (Englisch):
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Field programmable gate array , PCI-Bus , High-Energy-Physics
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Abstract:
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This dissertation evaluates a readout buffer system for the ATLAS detector trigger and data acquisition system. ATLAS is a high energy physics experiment at the large hadron collider (LHC) with the aim to reach new frontiers in the investigation of the structure of matter. The high precision ATLAS detector produces a huge amount of data, 40 TByte/s, which is reduced by a three-level trigger system for online event data selection. The readout buffer system acts as a data buffer while the second trigger level computes the trigger decision. ATLAS uses a sequential selection in the level 2 trigger which means that all event data required for the trigger decision is requested from the readout buffer component subsequently. This increases the complexity of the readout buffer device and its output event rate. Furthermore a region-of-interest (RoI) concept limits the amount of data necessary for the processing of one event inside the level 2 processor by defining the detector region with interesting data. Thus, approximately 10 kHz output rate have to be provided while feeding ~1 kByte data packets with 100 kHz at the input. The evaluated implementation of this readout buffer should be based on commercial "of-the-shelf" hardware. Thus a conventional Linux server PC with four PCI Bus segments has been used. This approach leads to uniformity in the ATLAS data acquisition system because all hardware beginning with the second trigger level is built of similar PCs. But a standard PC is not able to meet the previously mentioned requirements. Therefore it is extended (or accelerated) by a number of PCI based FPGA co-processor boards. Considering the above mentioned sequential selection and RoI concept, such a complex buffer component based on standard server PCs and FPGA co-processors has never been investigated before in high energy physics. The FPGA co-processor is a simple component extending the PC for the time critical receiving and buffering of data. It is able to process data from four ATLAS detector links which allows the grouping of 12 to 16 links in one PC. Measurements show that this system is able to sustain the ATLAS requirements. Currently Linux OS, running on the PC system and handling the Gigabit Ethernet network I/O with the rest of the data acquisition system, is the main bottleneck. Improving this could be the subject of future investigations.
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Übersetzter Titel:
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Evaluierung eines FPGA und PCI Bus basierten Auslesespeichers für das Atlas Experiment
(Deutsch)
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Übersetzung des Abstracts:
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Die vorliegende Arbeit evaluiert einen PCI Bus basierten Auslesespeicher für das Datenerfassungssystem des ATLAS Detektors. ATLAS ist ein Hochenergiephysikexperiment am Large Hadron Collider (LHC), mit dem Ziel neue Erkenntnisse über die Struktur der Materie zu gewinnen. Der hochempfindliche ATLAS Detektor produziert eine große Menge an Ereignisdaten, etwa 40 Tbyte/s, die von einem dreistufigen Triggersystem in Echtzeit analysiert werden müssen. Die in dieser Arbeit vorgestellte Auslesespeicherkomponente speichert die Ereignisdaten während die zweite Triggerstufe über deren weitere Verwendung entscheidet. Dabei werden alle zur Triggerentscheidung erforderlichen Daten nach und nach vom Auslesespeicher angefordert. Dies erhöht sowohl die Komplexität des Auslesespeichers wie auch die Anforderungen an seine Ausgangsrate. Um die Menge der notwendigen Daten zu reduzieren wird die Detektorregion, in der sich interessante Ereignisse befinden, bereits vom Level 1 Trigger erkannt und an die zweite Triggerstufe weitergegeben. Dadurch reduziert sich die Ausgangsrate auf 10 kHz, während Datenpakete in der Größenordung von 1 kByte mit 100 kHz an die Komponente übertragen werden. Ein wesentliches Ziel ist die Implementierung des Auslesespeichers mit kommerzieller, weit verbreiteter "standart" Hardware. Deshalb wurde ein konventioneller Linux PC mit vier PCI Bus Segmenten benutzt. Dies erhöht den Anteil an einheitlichen Hardware Komponenten im gesamten Triggersystem. Da ein solcher PC nicht in der Lage ist die hohen ATLAS Anforderungen an Eingangs und Ausgangsrate zu erfüllen, wurde er mit PCI Bus basierten FPGA Beschleunigerkarten erweitert. Unter Berücksichtigung der Komplexität der Komponente aufgrund der Verarbeitung von Level 2 Anfragen, ist dieser Ansatz für einen Auslesespeicher, bestehend aus Standart PC und FPGA Beschleunigerhardware, einmalig in der Hochenergiepyhsik. Die FPGA Beschleunigerkarte ist eine einfache Komponente, die den PC in zeitkritischen Aufgaben (Entgegennehmen und Speichern der Daten) unterstützt. Sie ist in der Lage, Daten von vier Detektorverbindungen gleichzeitig zu verarbeiten. Dies ermöglicht den Aufbau eines Auslesespeicher - PCs der 12 oder sogar 16 Detektorverbindungen verwalten kann. Messungen bestätigen, dass eine solche Komponente die ATLAS Anforderungen erfüllen kann. Der bandbreitenbegrenzende Faktor ist im Moment das Linux Betriebssystem. Dies hat unter anderem die Aufgabe die Gigabit Ethernet Verbindungen zu den Triggerprozessoren zu verwalten. Hier sind noch weitere Verbesserungen möglich.
(Deutsch)
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Zusätzliche Informationen:
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 | Das Dokument wird vom Publikationsserver der Universitätsbibliothek Mannheim bereitgestellt. |
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