Field programmable gate array , Hochenergiephysik , Spurrekonstruktion , Trigger
Individual keywords (German):
CERN , LHC , ATLAS
Keywords (English):
Field programmable gate array , High-Energy-Physics
Abstract:
In the scope of this thesis one of the possible approaches to acceleration the tracking algorithms using the hybrid FPGA/CPU systems has been investigated. The TRT LUT-Hough algorithm - one of the tracking algorithms for ATLAS Level2 trigger - is selected for this purpose. It is a Look-Up Table (LUT) based Hough transform algorithm for Transition Radiation Tracker (TRT). The algorithm was created keeping in mind the B-physic's tasks: fast search for low-pT tracks in entire TRT volume. Such a full subdetector scan requires a lot of computational power. Hybrid implementation of the algorithm (when the most time consuming part of algorithm is accelerated by FPGA co-processor and all other parts are running on a general purpose CPU) is integrated in the same software framework as a C++ implementation for comparison. Identical physical results are obtained for both the CPU and the Hybrid implementations. Timing measurements results show that a critical part, is implemented in VHDL runs on the FPGA co-processor ~4 times faster than on the more or less modern CPU (Intel Xeon 2.4 GHz ) and the whole algorithm runs ~2 times faster.
Translation of the title:
Evaluierung die FPGA Koprozessoren zur Beschleunigung der Ausführung von Spurrekonstruktionsalgorithmen im ATLAS LVL2-Trigger
(German)
Translation of the abstract:
Im Rahmen dieser Arbeit wurde ein möglicher Ansatz zur Beschleunigung der Spurrekonstruktionsalgorithmen unter Einsatz von hybriden, FPGA/CPU-basierten Systemen untersucht. Der TRT LUT-Hough-Algorithmus - einer der Spurrekonstruktionsalgorithmen für den ATLAS LVL2 Trigger - wurde für diesen Zweck ausgewählt. Bei diesem Algorithmus handelt es sich um eine "Look-Up-Tabellen"-basierte (LUT) Hough-Transformation für die Teilchenidentifikation im Übergangs-Strahlungs-Detektor (TRT). Dieser Algorithmus wurde speziell für die B-Physik-Aufgaben entwickelt und beinhaltet eine schnelle Suche für niederenergetische Teilchenspuren im ganzen TRT-Volumen. Die hybride Implementierung des Algorithmus' (der zeitaufwändige Teil des Algorithmus wird durch den FPGA-Koprozessor beschleunigt, alle anderen Teile laufen auf der Host-CPU), wurde für den Vergleich in dasselbe Softwareframework wie die C++-Implementierung integriert. Die rein CPU basierte Version und die hybride Implementierung liefern identische physikalische Ergebnisse. Die Ergebnisse der Zeitmessung zeigen, dass der in VHDL implementierte zeitkritische Teil auf dem FPGA Koprozessor ca. 4-mal schneller läuft als auf der modernen Vergleichs-CPU (Intel Xeon 2.4 GHz). Der gesamte Algorithmus läuft unter Nutzung des FPGA-Koprozessors ca. 2-mal schneller.
(German)
Additional information:
Das Dokument wird vom Publikationsserver der Universitätsbibliothek Mannheim bereitgestellt.
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